本文提出了一种基于Ahera公司的ASIIP核来代替Cypress公司的CY78923实现ASI信号的发送．详细阐述了ASIIP核的实现。使用FPGA编程实现ASI接口转换与发送功能，具有更大的灵活性，且接口复合DVB—ASI接口规范。文中介绍了ASI的特点与构成，并详细阐述了使用FPGA实现ASI高速接口的硬件实现方法，最后给出了相应的测试实验。接口符合ASI接口规范，实现了高达270Mbit／s的数据传输。

将异步FIFO和锁相环应用到高速雷达数据采集系统中用来缓存A／D转换的高速采样数据，解决嵌入式实时数据采集系统中，高速采集数据量大，而处理器处理速度有限的矛盾，提高系统的可靠性。根据FPGA内部资源的特点，将FIFO和锁相环设计在一块芯片上。因为未使用外挂FIFO和PLL器件，使得板卡设计结构简单，并减少硬件板卡的干扰。由于锁相环的使用．使得整个采集系统时钟管理方便。异步FIFO构成的高速缓存具有一定通用性，方便系统进行升级维护。

文中从控制信号和数据通路两个方面入手，设计了信号在不同时钟域之间的同步电路。采用直接锁存法和锁存反馈法来控制信号的跨时钟域传递，电路简洁、高效；采用异步FIFO（First In First Out）实现数据信号的同步，并通过格雷码和两级锁存来进行指针的跨时钟域传递，FIF0缓冲区的空满判断采用修改后的格雷码，对n＋1位的编码可以节省（n^2-n-2）／2次异或操作。该设计解决了信号跨时钟域传递时可能出现的亚稳态问题。

针对分辨率为1024×768的LCoS屏编写了VerilogHDL驱动代码，在quartusⅡ9．1平台上综合编译，并在Aftera的FPGA芯片EP3C5E144C8上进行了功能验证和实际输出信号测量。采用异步FIFO结构解决了跨异步时钟域的数据传输问题。嵌入FFTIP核后，可进一步对图像进行基于FFT的变换处理，分析图像的频谱。为计算全息3D图像处理及显示提供了硬件平台。

设计了以FPGA为核心采集模块，以单片机为显示控制核心，以TFT彩屏液晶为显示器件的便携数字存储示波器。通过异步FIFO实现了FPGA中高速数据流与单片机处理速度之间的速率匹配。以三总线结构以及控制信号的握手协议为基础，保证了FPGA与单片机通信的有效性和可靠性。该系统具有自动频率控制（AFC）和自动增益控制（AGC）的功能，可以方便地对信号进行测量。

针对目前低电压等级的继电保护以及测控装置对数据采集的高精度、低成本的要求，提出一种多路同步数据采集系统的设计方案。该方案采用MPC8313为主控制器，CS5451A为模数转换器，通过对CS5451A Master模式串口输出时序以及FIFO读写时序的研究，在CPU和CS5451A之间设计了一个串并转换模块实现采样数据的接收，数据接收后存入FIFO缓冲区，这样解决了利用处理器SPI接口直接接收数据CPU占用率高的矛盾。

激光雷达的发射波及回波信号经光电器件转换形成的电信号具有脉宽窄，幅度低。背景噪声大等特点，对其进行低速数据采集存在数据精度不高等问题。同时．A/D转换器与数字信号处理器直接连接会导致数据传输不及时，影响系统可靠性、实时性。针对激光雷达回拨信号，提出基于FPGA与DSP的高速数据采集系统，利用FPGA内部的异步FIFO和DCM实现A/D转换器与DSP的高速外部存储接口（EMIF）之间的数据传输。介绍了ADC外围电路、工作时序以及DSP的EMIF的设置参数，并对异步HFO数据读写进行仿真。结合硬件结构详细地分析设计应注意的问题。系统采样率为30MHz，采样精度为12位。