针对某型磁性材料性能测试仪激励恒流源的具体要求,采用了基于直接数字频率合成技术的信号发生器设计方法,重点研究了由FPGA设计DDS信号发生器的系统设计原理、硬件构成,以及在Quartus开发环境下,采用硬件描述语言Verilog HDL完成信号发生器的累加器、波形存储表、幅度控制及滤波控制功能,并使用Modelsim进行仿真分析。实验结果表明,该信号发生器能较好地产生所需激励信号,符合设计技术指标。