本文根据时钟数字移相原理,提出了一种新的瞬时测频方法,适用于捷变频雷达测频系统。该方案利用FPGA芯片内部的PLL产生了4路同频率但不同相位的移相时钟,结合等精度测频的原理,在实际闸门开启时段分别对每路时钟的脉冲个数计数,通过计数值相加和计算获得标准时钟计数值,等效为将单路标准时钟的频率提高4倍。实验板验证结果表明,该方案电路简单、成本低、性能稳定,能满足技术指标要求。

中国科学技术大学的核固体物理实验室设计了一套正电子谱仪装置，此装置要求其脉冲调制系统能够给出一路边沿小于2ns、宽度约7ns、幅度大于5V的50MHz脉冲信号和两路频率分别为50MHz、200MHz的正弦信号。本文给出了为此装置设计的高精度脉冲调制系统，并给出了该系统各项指标的测试结果。

将异步FIFO和锁相环应用到高速雷达数据采集系统中用来缓存A／D转换的高速采样数据，解决嵌入式实时数据采集系统中，高速采集数据量大，而处理器处理速度有限的矛盾，提高系统的可靠性。根据FPGA内部资源的特点，将FIFO和锁相环设计在一块芯片上。因为未使用外挂FIFO和PLL器件，使得板卡设计结构简单，并减少硬件板卡的干扰。由于锁相环的使用．使得整个采集系统时钟管理方便。异步FIFO构成的高速缓存具有一定通用性，方便系统进行升级维护。

在所有电子系统中，时钟相当于心脏，时钟的性能和稳定性直接决定着整个系统的性能。典型的系统时序时钟信号的产生和分配包含多种功能，如振荡器源、转换至标准逻辑电平的部件以及时钟分配网络。这些功能可以由元器件芯片组或高度集成的单封装来完成，如图1所示。

介绍了DDS（直接数字频率合成）技术及PLL（锁相环）频率合成技术的工作原理及特点,给出了现代电台设计中基于DDS的频率合成器的设计方案。采用DDS输出作为参考的PLL频率合成器非常适合用做现代电台的本振。