嵌入式系统的PCIExpress时钟分配

　　PCI Express (PCIe)是嵌入式和其它系统类型的背板间通信的一个非常理想的协议。然而，在嵌入式环境中，背板连接器引脚通常很昂贵。因此，采用点对点连接的星型结构的PCIe时钟分配方案就变得并不理想。本文将讨论如何使用一个多点信号来分配PCIe时钟，而且仍满足PCIe第二代规范严格的抖动要求。

　　1 PCIe计时

　　PCIe基本规范1.1和2.0为信令速率2.5Gbps和5.0Gbps的时钟分配定义了三个不同模型，见图1、图2和图3。

　　共用时钟架构作为最常使用的方法有很多理由。首先，大多数支持PCIe接口的商用芯片只适用于这种架构。其次，这种架构是唯一可以直接支持展频计时(Spread Spectrum clocking，简称SSC)的架构。SSC在减少电磁干扰峰化方面起着非常重要的作用，因此可以简化符合系统电磁辐射限制的工作(见图4)。最后，这种架构最容易形成概念和设计。

　　共用时钟架构最大的缺点在于需要为系统中每个PCIe端点分配基准时钟。频率为 100MHz或125MHz的时钟以及PCIe规范严格的抖动要求使得这一架构变得尤其复杂。对2.5Gbps工作的限制为86ps——106采样的一系列样本的峰-峰相位抖动。而5.0Gbps工作的限制为3.1ps(均方根抖动值)。然而，要在5.0Gbps工作，收发器首先要在2.5Gbps协商，如果两端都可以，再提高到5.0Gbps。这就是说如果系统支持任何5.0Gbps链接，则基准时钟就必须同时满足两者的抖动指标。

　　独立的数据时钟架构不会受到上述限制，但却大幅增加了时钟系统设计的复杂性，且在不使用单边带信令时不支持SSC。

　　基准时钟抖动的管理规范是PCIe基本规范1.1和2.0，而检验抖动达标的方法详细列在PCIe抖动建模修订版1.0D和PCIe抖动和BER修订版1.0中。机电规范提供了机械尺寸信息、电信号定义和功能。其中一些，如卡机电(Card Electromechanical，简称CEM)1.1和CEM2.0规范也为基准时钟、Tx锁相环(Phase-Locked Loop，简称PLL)、Rx PLL和介质提供了抖动预算。严格来讲，CEM规范只申请了PC和服务器ATX，以及基于ATX的尺寸。其它已出版的机电规范覆盖了其它尺寸，如用于移动计算平台的Mini Card Electromechanical Specification 1.2。

　　对于大多数嵌入式系统，上述这些规范可以全部或部分用来规定嵌入式系统PCIe时钟分配方案提供指南。例如，许多CEM文件规定了对基准时钟分配Host ClockSignal Level(HCSL)协议的使用。然而，许多嵌入式系统希望使用低电压正射极耦合逻辑(Low Voltage Positive Emitter Coupled Logic，简称LVPECL)或多点低电压差分信号(Multipoint-Low-Voltage Differential Signaling，简称M-LVDS)信令，以实现时钟分配网络更远的距离和/或噪声容限。