Nios软核处理器在DTV调制器中的实现

　　1 引言

　　软核主要是基于 IP(Intellectual property) 模块功能的描述。它在抽象的较高层次上对 IP 的功能进行描述, 并且已经过行为级设计优化和功能验证。它通常以HDL 文档的形式提交给用户, 文档中一般包括逻辑描述以及一些可以用于测试, 但不能物理实现的文件。使用软IP 用户可以综合出正确的门电路级网表,进行后续结构设计, 并借助 EDA 综合工具与其他外部逻辑电路结合成一体, 设计出需要的器件。Nios 软核是Altera 公司最新推出的基于 Excalibur 的CPU, 可以嵌入在FPGA 芯片中。它将CPU 与PLD 的功能集于一身, 既能简化电路板设计, 又不存在接口速率的瓶颈问题, 使整个系统在一块芯片上就可以完成。

　　2 Nios 软核处理器特点及系统结构

　　Nios 软核处理器是流水线RISC 构架的通用处理器, 它可以结合用户逻辑, 编程到FPGA器件中。该处理器具有16 位宽指令集和用户可选的16 或者32 位宽数据通道、大寄存器文件、64 个优先级中断可选的指令、数据缓存, 采用哈佛体系结构, 能自定义指令, 具有可选的性能优化特点, 并可以对不同应用进行配置。Nios 处理器可以方便地使用同步Avalon 总线优化系统数据流程, 用专用指令增加它们的数据处理能力。同时, 在同一个FPGA 器件中可以下载多个Nios 嵌入式器件, 实现多处理器的应用。并且只要对FPGA 器件进行编程, 就可以修改系统, 没有额外费用和开发时间, 扩展了使用性能, 这是绝大部分现有的微处理器和微控制器所不具备1 的。Nios 体系构架中的总线采用的是Altera 公司开发的 Avalon 总线结构。Avalon 总线通过端口把连接到它上面的主、从部件联系起来, 通过指定时序部件之间就可以进行通讯了。Avalon 总线的显著特点是把连在它上面的部件分为主、从部件, 并通过总线自身提供的仲裁部件来协调部件间的通讯。主部件是指那些含有主端口(master port) 的部件, 它们可以启动总线的传输过程;而从部件只能在总线上进行接收, 不能启动总线传输。例如, 连在Avalon 总线上的 Nios 软核是主部件,而连接在Avalon 总线上的RAM、PIO 等是从部件。

　　Cyclone 器件具有其它低价FPGA 没有的逻辑资源和功能, 它大大提高了低价FPGA 的容量, 同时达到了高端FPGA 系列的性能水平。其嵌入式存储结构包括了多列4608 比特的存储块, 能快速访问本地数据存储资源。每个存储块支持多种配置, 包括双口和单口RAM, ROM和FIFO。

　　图1 是一般Nios 系统的常见结构, 它由Nios 软核处理器、Avalon 总线、ROM 存储器、外设接口、定时器等部分组成一个简单的片上系统(SOC), 系统的每个模块都以参数化的IP 核形式提供用户使用, 但其参数以及程序存储器 ROM里面的代码需要用户编写。