双口RAM在声信号处理数据接口模块中的应用

    1 引 言

    声纳信号处理机是实现目标自动跟踪、目标识别等功能的核心部分，随着微型计算机技术的进步及现场总线的发展，声纳信号处理机的数据处理能力得到了进一步的提升，设计出了基于 VME 总线的多主机主从式系统构架。在多主机之间数据通信主要有串行、并行、DMA 及双口 RAM 等方式[1]。本文以双口 RAM 器件 CY7C026 作为共享存储器，实现声纳信号处理机数据接口模块的实时传输，并介绍了该接口模块的硬件设计及软件实现。

    2 应用双口 RAM 的数据接口模块的硬件设计

    声纳信号处理机的系统构架中，包含有前置预处理数据的接收，数据的功能解算及数据的传输几个部分，在接收预处理数据时要求接收数据量大、传输数据实时，该接口模块承担了这个功能，在设计上数据接口模块(电路框图见图 1 所示)承载 1 片AD 公司的 SHARC21062DSP 处理芯片，包含有 VIC-64VME 接口控制器，CY7C964 总线寄存器以及一些控制电路构成 VME32-SLAVE 总线接口[2]。

    该接口模块接收经 A/D 变换后的差分数据，数据输入速率小于 20M。接收的数据按顺序通过双口RAM 的 L 端存入存储器，在数据存储达到双口RAM 存储量的一半时用硬件产生一中断通知 DSP从双口 RAM 的 R 端读取数据并进行处理，然后通过 LINK 口用 DMA 方式将数据传输出去。板内实现将采样数据由 16 位定点作正负判断，然后转化为 32 位浮点，通过 LINK 口与其他的 DSP 板通信。

    2.1 SHARC 处理器

    数据接口模块的核心是基于 SHARC 系列的DSP 板，SHARC 系列 DSP 以其优异的浮点处理能力而得到广泛应用，更由于其强大的并行处理能力和独特的多 DSP 无需额外逻辑电路的系统构成而备受瞩目，因此在构成多处理器系统方面，SHARC系列 DSP 具有明显的优势，本接口模块选用的21062 DSP 具有 40MHz 的主频，配合以高速指令CACHE, SHARC 可以在单周期内完成所有运算指令，并且可实现零等待的循环和跳转，具有较高的精度和动态范围，支持浮点运算，在浮点运算时可支持扩展的 40 位字宽(通常 32 位)，提供了简化多处理器系统设计的 6 个链路口连接和总线连接，使得构成多处理器系统变得比较容易，可方便地实现无缝连接。同时 SHARC 系列处理器指令系统比其他计算机指令系统简单，易于理解，而且助记符简单易记，大大降低了软件设计的难度[3]。

    2 .2 双口 RAM

    采用双口RAM读写是本模块设计的特点(见图2)，它很好地解决了声纳数据的实时性及数据量大的要求，双口 RAM 读写的设计中的关键在于时序设计。

    在过去的一些 DSP 板的设计中，设计人员大多采用 FIFO 作为存储器。但是，FIFO 传输数据易产生错误，因为 FIFO 只能顺序的写数、读数，DSP为了正确识别一批数据的起始，必须采取额外的操作。此外，如果 FIFO 的读写信号受到干扰，会出现多数据、少数据的问题，并且一处出错，整段数据都将错误，因此也要采取措施来防止错误传播。这些都会给软硬件设计带来额外的麻烦。