可复用SPI模块IP核的设计与验证

　　引 言

　　随着集成电路设计技术和深亚微米制造技术的飞速发展，集成电路的规模越来越大，出现了片上系统SoC(System on Chip，又称之为系统级芯片)。由于其在速度、功耗和成本方面的优势，发展势头迅猛。SoC芯片是一个复杂的系统，为了在规定时间完成设计，并提高设计的可靠性，只有依赖基于IP复用的SoC设计方法。如何为SoC设计提供可复用的IP核，成为SoC设计的基础和难点。

　　东南大学ASIC系统工程技术研究中心针对AMBA(Advanced Microcontroller Bus Architecutre，先进微控制器)总线规范开发了一款代号为Garfield的嵌入式微处理器。此微处理器除采用ARM公司ARM7TDMI内核的硬IP外，其余模块采用了自己开发的软IP。本文以串行外设接口SPI为例，介绍基于复用的IP设计与验证的一些经验。此SPI模块基于AMBA的APB(Advanced Peripheral Bus，先进外设总线)规范，可以不作修改地应用在任何符合AMBA总线规范的微处理器设计中。

　　Garfield的总体架构及SPI模块在系统中所处的位置如图1所示。

　　1 可复用IP核的SoC设计方法

　　系统级芯片设计中，IP特指经过验证的各种超级宏单元模块电路。VSIA(虚拟器件接口联盟)根据设计层次，将IP划分为三个层次：硬IP、软IP和介于两者之间的固IP。硬IP性能最优但适应性较差，软IP灵活性大、可移植性好。IP核必须具有以下特征[2]：①可读性;②设计的衍展性和工艺适应性;③可测性;④端口定义标准化;⑤版权保护。

　　代码编写规则和可综合的书写规范是实现IP核的基础，可保证IP软核在任何EDA工具下编译和综合的正确性。为SoC集成时消除综合产生的风险，我们制定了Verilog代码的书写规范，并要求有详细的注释，易于他人理解和修改。可复用IP设计流程如图2所示[3]。

　　为了容易地将IP集成到芯片中，需要标准化的接口或片上总线，VSIA在这方面作了一定的工作。另外，设计中要尽量将IP核接口部分与功能部分分开，单独作为一模块进行设计，当需要集成到其它互连协议中时，只需修改接口部分。为尽可能地提供灵活性，允许综合时设置多个参数。

　　在最终面向用户的产品发布中，用户手册是非常重要的部分。这部分文档将被用于IP核的选择、集成和验证，是一种非常专业化的文档。它主要包括模块系统结构、功能框图、输入/输出口、时序图、调用方式、设计流程、测试指导、推荐使用的软件编译器和驱动程序、系统验证指导、调试指导和该IP核版本历史等。在可重用IP核产品发布中，还应包含该IP核的多种仿真模型，以便用户在进行评估、设计和系统测试时使用。IP核的仿真模型一般可分为3个层次：①行为级模型，能够仿真该IP核的全部功能，包括在算法级和指令集上的功能;②硬件级模型，能够精确提供该IP核的功能和时序的仿真;③门级模型，提供硬核的带有时序反标注信息的仿真模型。